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FPGA设计总结

本文摘要:FPGA(Field-ProgrammableGateArray),即当场可编程门阵列,它是在PAL、GAL、CPLD等可编程元器件的基本上更进一步发展趋势的物质。它是做为专用型集成电路芯片(ASIC)行业中的一种半自定电源电路而经常会出现的,既解决困难了自定电源电路的匮乏,又解决了原来可编程元器件逻辑门数受到限制的缺陷。

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FPGA(Field-ProgrammableGateArray),即当场可编程门阵列,它是在PAL、GAL、CPLD等可编程元器件的基本上更进一步发展趋势的物质。它是做为专用型集成电路芯片(ASIC)行业中的一种半自定电源电路而经常会出现的,既解决困难了自定电源电路的匮乏,又解决了原来可编程元器件逻辑门数受到限制的缺陷。1、硬件配置设计基本准则  (1)速度总面积平衡和互换标准:一个设计假如时钟频率容量较小,足够跑完的頻率远超设计回绝,能能够根据控制模块始用于提升全部设计耗费的处理芯片总面积,这就是用速率优点换总面积的节省;相反,假如一个设计的时钟频率回绝很高,一般方式约接近设计頻率,那麼能够根据数据流分析串并转换,并行复制好几个作业者控制模块,对全部设计应用乒乓球作业者和串并转换的观念进行应急处置,在处理芯片plc模块处再作对数据信息进行并串转换。进而搭建了用总面积复制交换条件速率的提高。

  (2)硬件配置标准:讲解HDL实质  (3)系统软件标准:总体保证  (4)即时设计标准:设计时钟频率稳定的基本准则  2、Verilog做为一种HDL語言,系统对不负责任的建模方法是分层级的。比较最重要的层级有系统软件级(system)、优化算法级(Algorithm)、存储器传送级(RTL)、逻辑级(Logic)、门级(Gate)、电源电路开关电源级(Switch)。  3、具体工作上,除开描述建模检测鼓励(Testbench)时用以for循环语句外,非常少在RTL级编号中用以for循环,这是由于for循环不容易被综合性器开展为全部自变量状况的执行语句,每一个自变量独立国家闲置不用存储器资源,没法合理地的兼容硬件配置逻辑资源,造成 巨大的消耗。

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一般常见case语句更换。  4、ifelse和case在嵌入描述时是有非常大差别的,ifelse是有优先的,一般来说,第一个if的优先最少,最后一个else的优先小于。而case语句是平行面语句,它是没优先的,而建立优先构造务必花销很多的逻辑资源,因此 得用case的地区就不能用ifelse语句。  补充:1.还可以用if;if;if;描述不携带优先的平行面语句。

  5、FPGA一般触发器原理资源非常丰富,而CPLD人组逻辑资源更为比较丰富。  6、FPGA和CPLD的组成:  FPGA基础有可编程I/O模块、基础可编程逻辑模块、内嵌式块RAM、比较丰富的走线资源、最底层投射作用模块和置入专用型顶势等6部分组成。  CPLD的构造较为非常简单,关键由可编程I/O模块、基础逻辑模块、走线池和别的輔助程序模块组成。


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